译码器实验

实验目的

  1. 掌握译码器的功能特性。

  2. 学会使用真值表生成组合逻辑电路。

  3. 熟悉Digital仿真软件的电路测试功能。

实验概述

译码器是一种常用的组合逻辑电路模块，在计算机电路中常用作地址译码器。Digital仿真软件中提供了一个简单的译码器堆组件（位于“Components/组件 ➤ Plexer/复用器 ➤ Decoder/解码器”），但是在后面的寄存器堆实验中，需要具有使能控制的译码器，所以本实验不使用Digital仿真软件内置的译码器组件，而是根据真值表创建一个译码器电路。

实验任务

  1. 参考第一章Digital仿真软件使用指南的“电路生成”，使用真值表生成带使能端的2-4译码器电路。

  2. 参考第一章Digital仿真软件使用指南的“电路测试”，使用例 1作为测试用例，对生成的2-4译码器进行测试，保存测试结果为CSV文件。

    例 1. 2-4译码器测试用例
    En A1 A0 Y3 Y2 Y1 Y0

repeat(4)  0  bits(2, n) bits(4, 0)
repeat(4)  1  bits(2, n) bits(4, 1<<n)

  3. 实验结果分析

    • 对测试结果数据进行分析。

    • 概括带使能控制的2-4译码器的功能。

许可 | License

CC BY-NC-SA：署名-非商业性使用-相同方式共享 4.0 国际许可协议

作者： 肖铁军 <xiaotiejun@foxmail.com.cn>